iSIOMAS
Vina's daddy

Advanced Computer Architecture (EC 6020)

Problem

Consider a scalable multiprocessor with p processing nodes and distributed share memory. Let R be the rate of each processing node generating a request to access remote memory through the interconnection network. Let L be the average latency for remote memory access. Derive expressions for the processor efficiency Eunder each of following conditions:


  1. The processor is single-threaded, uses only a private cache, and has no other latency-hiding mechanisms. Express E as a function of R and L.

  2. Suppose a coherent cache is supported by hardware with proper data sharing and h is the probability that a remote request can be satisfied by a local cache. Express E as a function of R, L, andh.
  3. Now assume each processor is multithreaded to handle Ncontexts simultaneously. Assume a context-switching overhead of C. Express E as a function of N, R, L, h, and C.

  4. Now consider the use of 2-D r x r torus with r2 = p and bidirectional links. Let ta be the time delay between adjacent nodes and tm be the local memory-access time. Assume that the network is fast enough to respond to each request without buffering. Express the latency L as a function of p, td, and tm. Then express the efficiency E as a function of N, R, h, C, p, td and tm.




Solusi
Model dari multithreaded Massively Parallel Processing (MPP) digambarkan sebagai berikut:


  1. Selama sistem merupakan single-thread processor maka tidak ada context switch dan tidak ada switch overhead. Berdasarkan persamaan :

    Dimana busy, switching dan idle adalah parameter waktu yang menyatakan interval atau lamanya suatu proses.
    Maka:

  2. Dengan adanya cache, berarti tidak ada latency antara prosesor dengan remote memory. Namun dengan adanya faktor probabilitas (h) maka tidak semua data dapat ditemukan pada cache.
    Karena probabilitas mempunyai nilai diantara 0 sampai 1, dimana probabilitas 0 berarti processor tidak menemukan data pada cache dan probabilitas 1 prosesor menemukan data pada cache. Dengan kata lain, pada saat probabilitas 0 terjadi latency ((L) dan pada saat probabilitas 1 latency adalah 0.
    Maka:

  3. Bila prosesor multithreaded mempunyai kemampuan menangani sejumlah N context, berarti kinerja prosesor akan naik sejumlah kelipatan N (perkalian). Kemudian bila terjadi context-switching overhead C berarti kinerja prosesor turun. Bila efisiensi Emerupakan fungsi dari N, R, L, h, dan C, maka berdasarkan persamaan (iii) dapat dinyatakan:







Referensi:
Kai Hwang, Advanced Computer Architecture: Parallelism, Scalability, Programmability, McGraw Hill, 1993.

Written by iQ on Friday October 7, 2005
Permalink -

« Tugas: Referensi Buku / Silabus Arsitektur Komputer Lanjut - Speedup »